refactor: pll

contents/solutions/AD703.md

@@ -0,0 +1,21 @@
+Bei einer PLL-Frequenzsynthese wird die Ausgangsfrequenz des VCO im Rückkopplungszweig durch den Teiler *:n* heruntergeteilt und am Phasendetektor $\varphi$ mit der Referenzfrequenz an Punkt A verglichen.
+
+Der Regelkreis sorgt dafür, dass am Phasendetektor beide Eingangsfrequenzen gleich groß sind:
+
+$f_A = \frac{f_{VCO}}{n}$
+
+bzw.
+
+$f_{VCO} = n \cdot f_A$
+
+Der Teilerfaktor *n* wird über die Eingänge B und C eingestellt und ist immer eine *ganze Zahl*. Erhöht man *n* um genau 1, so springt die Ausgangsfrequenz um genau $f_A$ weiter:
+
+$\Delta f_{VCO} = (n+1) \cdot f_A - n \cdot f_A = f_A$
+
+Der kleinstmögliche Frequenzschritt am Ausgang – also der *Kanalabstand* – entspricht damit direkt der Referenzfrequenz an Punkt A.
+
+Da ein Kanalabstand von $\qty{12,5}{\kilo\hertz}$ gefordert ist, muss die Frequenz an Punkt A ebenfalls
+
+$f_A = \qty{12,5}{\kilo\hertz}$
+
+betragen.

contents/solutions/AD704.md

@@ -0,0 +1,17 @@
+Wie in der Schaltung gezeigt, gilt für die Ausgangsfrequenz des VCO im eingerasteten Zustand der PLL:
+
+$f_{VCO} = n \cdot f_A$
+
+Umgestellt nach dem Teilerverhältnis *n* ergibt sich:
+
+$n = \frac{f_{VCO}}{f_A}$
+
+Für die *untere Grenze* des gewünschten Ausgangsbereichs mit $f_{VCO} = \qty{12,000}{\mega\hertz}$ und $f_A = \qty{12,5}{\kilo\hertz}$ folgt:
+
+$n_{min} = \frac{\qty{12000000}{\hertz}}{\qty{12500}{\hertz}} = 960$
+
+Für die *obere Grenze* mit $f_{VCO} = \qty{14,000}{\mega\hertz}$ folgt:
+
+$n_{max} = \frac{\qty{14000000}{\hertz}}{\qty{12500}{\hertz}} = 1120$
+
+Das Teilerverhältnis *n* muss sich also im Bereich von *960* bis *1120* bewegen.